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A BCH error correction scheme applied to FPGA with embedded memory 认领 引用 被引量：1
1
作者 Yang LIU Jie LI +3 位作者 Han WANG Debiao ZHANG Kaiqiang FENG Jinqiang LI 《Frontiers of Information Technology & Electronic Engineering》 SCIE EI CSCD 2021年第8期1127-1139,共13页
Given the potential for bit flipping of data on a memory medium,a high-speed parallel Bose-Chaudhuri-Hocquenghem(BCH)error correction scheme with modular characteristics,combining logic implementation and a look-up ta... Given the potential for bit flipping of data on a memory medium,a high-speed parallel Bose-Chaudhuri-Hocquenghem(BCH)error correction scheme with modular characteristics,combining logic implementation and a look-up table,is proposed.It is suitable for data error correction on a modern field programmable gate array full with on-chip embedded memories.We elaborate on the optimization method for each part of the system and analyze the realization process of this scheme in the case of the BCH code with an information bit length of 1024 bits and a code length of 1068 bits that corrects the 4-bit error. 展开更多
关键词 Error correction algorithm Bose-Chaudhuri-Hocquenghem(BCH)code Field programmable gate array(FPGA) NAND flash
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